PCI Express

Les connecteurs PCI Express permettent la connexion d'une carte x8 (8 lignes) sur un emplacement x16 (16 lignes), l’inverse n'étant pas vrai ; idem pour les autres variantes. La taille du connecteur limite le nombre maximum de lignes PCIe utilisées par la carte, mais ne le garantit pas. La taille d'un connecteur sur une carte mère spécifie la vitesse maximum mais pas forcément la vitesse à laquelle fonctionnera la carte que l'on y insère. Le nombre de lignes utilisées se négocie automatiquement entre les périphériques.

• Un périphérique x16 (16 lignes de communication) sera toujours capable de fonctionner en mode x1 (mais sera bridé par ce mode de fonctionnement) ;
• Un périphérique x1 (ligne unique) dans un emplacement x16 fonctionnera logiquement en mode x1.

Pour un périphérique x16 dans un emplacement "physiquement" x16, son mode fonctionnement dépendra du câblage électrique de la carte mère, du nombre de cartes X16 utilisées ainsi que du processeur, de sa fréquence et du chipset (processeur de communication) utilisé. Les autres cartes PCIe sur le bus pourront suivant les cas limiter le nombre de lignes utilisables sur ce bus en mode x16[7].

La bande passante varie en fonction de la génération du PCI Express et du nombre de lignes utilisées, chaque génération PCIe permet à peu près de multiplier par deux la bande passante de la précédente.:

Le tableau suivant indique les conducteurs de chaque côté du connecteur d'une carte PCI Express :

• Le côté soudure du circuit imprimé (PCB) de la carte est le côté A, et le côté "composants" est le côté B.
• Les broches PRSNT1 # et PRSNT2 # doivent être légèrement plus courtes que les autres, pour s'assurer qu'une carte branchée à chaud est complètement insérée.
• La broche WAKE # est utilisée pour indiquer que la carte est capable de se réveiller de façon autonome.

Deux liens différentiels permettent l'échange de données en émission (direct) et réception (revers) entre deux points A & B.
'n' de ces liens constituent alors les chemins d'échanges (lane) : PCIe 1x 2x 4x 8x.
Un signal émission ou réception est donc composé de deux fils en mode différentiel.
La combinaison des signaux émission et réception, soit 4 fils, constitue un chemin (lane).
Le regroupement de 'n' chemin représentent le lien PCIe nX.

Root composant permet l'accès au CPU, à la mémoire ou tout autre périphérique.
Switch composant qui est optionnel permet le transfert PCIe entre end point sans passer par le root.
End point sont les périphériques d'échanges.

Les données sont élaborées sous forme de paquets.
PCIe permet le contrôle de flux, la QoS, la virtualisation de canaux, une latence prévisible...

Débit et bande passante :
Une paire différentielle permet un débit de 2,5 Gbit/s
PCIe 1x aura donc un débit utile de (2,5 * 1000 * 2 * 8/10)/8 = 500 Mo/s

Le facteur 2 vient du mode full duplex émission + réception.
Le facteur 8/10 est introduit par le codage 8B10B utilisé.

PCIe suit le modèle OSI :

• La couche PHYsique permet le passage des paquets en un flux série. (PCS/PMA layer)
• La couche Data link permet la gestion de l'intégrité du lien (LCRC) et le contrôle de flux.
• La couche Transaction permet les accès plus haut niveau : mémoire, I/O...

Un calcul de CRC est effectuée au niveau data link, il permet de vérifier l'intégrité des échanges à ce niveau.
Un deuxième calcul est réalisé au niveau transactionnel, c'est un calcul de CRC de bout en bout (ECRC).

Si ECRC est faux, il est possible de demander de renvoyer à nouveau le paquet.
Ceci est géré au niveau data link par un paquet DLLP (data link layer paquet) spécifique.
Les paquets de type DLLP sont transparents à l'utilisateur qui ne voit que les paquets TLP en général.

DLLP sont donc des paquets de management (completion, configuration).

 
  Software layer                      *data*
+-------------------+
| Transaction layer |        **Header,*data*,ecrc**
+-------------------+
| Data Link Layer   | 
|                   |  ***Sequence,**Header,*data*,ecrc**,lcrc***
+-------------------+
| PHYsical LAyer    | 
|                   | Start,***Sequence,**Header,*data*,ecrc**,lcrc***,End
+-------------------+

L'en tête du packet PCIe est de 3 à 4 mots de 32 bits.
La zone de charge utile, data, est de 0 à 1024 mots de 32 bits.
Un mot de 32 bits est appelé Double Word (DW) sachant qu'un word est un double octet et qu'un octet est composé de 8 bits.

Le niveau physique est composé des éléments suivant :

• circuit de récupération d'horloge (côté réception), (PMA)
• SERDES, (PMA)
• embrouilleur, (PMA)
• codage 8B/10B. (PCS)

Le niveau data link dispose d'un "Replay Buffer" côté émission permettant de renvoyer le paquet lorsque le récepteur détecte des erreurs.

Différents types de transactions existent :

• lecture ou écriture du plan mémoire,
• configuration en phase d'initialisation,
• messages permettant l'échange d'événements entre périphériques,
• achèvement (completion) de la transaction.

Deux types de transactions sont possibles : postée ou non postée.
La transaction de type postée envoie un paquet et n'attend rien en retour : c'est comme une lettre à la poste.
La transaction de type non postée qui attend un paquet d'achèvement en retour : c'est comme une lettre en recommandée.
Une écriture mémoire sera de type posté alors qu'une lecture mémoire sera de type non posté.

Si l'usage fait de PCIe est simple, l'utilisateur peut se brancher au niveau transactionnel.
Il faudra alors gérer les paquets TLP (transaction layer paquet) en émission réception.

Pour des usages plus poussés, des IP existent (cas d'un design FPGA).
Cette surcouche gérera par exemple des accès mémoire direct DMA en mode "scatter gather" éventuellement.

• Peripheral Component Interconnect (PCI)
• HyperTransport
• InfiniBand
• Accelerated Graphics Port (AGP)
• Gen-Z

• Andrew Tanenbaum, L'Architecture des ordinateurs,  éd. Pearson

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